[제35회 심층 칼럼] 빛의 조각: High-NA EUV와 2나노 시대 AI 칩의 물리적 임계점 돌파

반도체 집적도는 무어의 법칙(Moore's Law)에 따라 발전해 왔으나, 3nm 공정 이하로 내려오며 회로의 선폭이 빛의 파장보다 작아지는 물리적 한계에 봉착했습니다. 2026년 현재, 이 한계를 넘어서기 위해 삼성전자, TSMC, 인텔은 ASML의 차세대 노광 장비인 High-NA EUV(High Numerical Aperture Extreme Ultraviolet) 도입에 사활을 걸고 있습니다. 이 장비는 단순한 생산 도구를 넘어, AI 연산의 핵심인 트랜지스터 밀도를 비약적으로 높여 지능의 한계를 규정하는 하드웨어적 초석이 되고 있습니다.

1. 광학적 혁명: NA 0.33에서 0.55로의 진화

리소그래피의 해상도는 빛의 파장이 짧을수록, 그리고 렌즈의 수치구경(NA, Numerical Aperture)이 클수록 정밀해집니다. 기존 EUV 장비가 0.33 NA를 가졌다면, High-NA 장비는 이를 0.55까지 끌어올렸습니다.

2. 공정 효율화: 싱글 패터닝(Single Patterning)의 경제학

기존 0.33 NA 장비로 2nm 이하의 미세 회로를 구현하려면 회로를 여러 번 나누어 찍는 '멀티 패터닝'이 필수적이었습니다. 하지만 이는 공정 단계를 복잡하게 만들고 수율을 떨어뜨리는 주범이었습니다.

• 공정 단순화: High-NA EUV는 미세 회로를 한 번에 찍어내는 싱글 패터닝을 가능케 합니다. 공정 단계가 줄어들면 결함(Defect) 발생 확률이 낮아지고, 생산 주기(Cycle Time)가 단축되어 전체적인 수율(Yield)이 획기적으로 향상됩니다.
• 비용 절감: 대당 5,000억 원이 넘는 천문학적인 장비 가격에도 불구하고, 파운드리 업체들이 High-NA를 도입하는 이유는 공정 단순화를 통해 얻는 중장기적 생산 단가 절감 효과가 더 크기 때문입니다.

3. AI 칩 성능의 직접적 영향: 전성비와 데이터 대역폭

High-NA EUV로 제조된 2nm 공정 기반 AI 칩은 물리적으로 더 짧은 배선을 가집니다.

• 전력 소모 감소: 회로가 작아지고 배선 길이가 짧아지면 저항과 커패시턴스가 줄어들어, 동일 연산 성능 대비 전력 소모가 20~30% 감소합니다. 이는 거대 데이터센터 운영에서 가장 중요한 '전성비(Performance per Watt)'를 극대화합니다.
• 클럭 속도 향상: 신호 전달 경로가 단축되면서 더 높은 클럭 속도를 안정적으로 유지할 수 있어, 실시간 추론(Inference) 속도가 비약적으로 빨라집니다.

4. 2026년 파운드리 전쟁: 인텔, 삼성, TSMC의 도입 현황

2026년 현재, High-NA EUV 도입의 선두는 인텔입니다. 인텔은 14A(1.4nm) 공정 선점을 위해 세계 최초로 장비를 반입하여 양산 준비를 마쳤습니다. 삼성전자와 TSMC 역시 2nm GAA(Gate-All-Around) 공정의 수율 안정화와 차세대 AI 칩 생산을 위해 High-NA 생태계 구축에 박차를 가하고 있습니다. SK하이닉스 또한 HBM의 주변 회로 미세화를 위해 메모리 업계 최초로 양산용 High-NA 장비를 도입하며 'AI 메모리 리더십'을 공고히 하고 있습니다.

결론: 빛으로 빚는 미래의 지능

High-NA EUV는 인류가 다루는 '빛'의 정밀함이 어디까지 도달했는지를 보여주는 기술적 경이입니다. 2nm 공정의 벽을 넘어서는 이 장비가 공급하는 초미세 반도체는, 거대 언어 모델(LLM)을 넘어선 인공일반지능(AGI)의 그릇이 될 것입니다.